台积电2nm试产成功：良品率仅有60% 明年芯片又要涨价

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12月11日消息，台积据行业媒体报道，产成全球领先的功良芯片制造商台积电在其位于新竹的宝山工厂正式启动了2纳米（nm）工艺的试产，并取得了令人瞩目的品率成果——良率达到了60%，这一数字超出了台积电内部的明年预期。不仅如此，芯片台积电还计划于明年上半年在高雄工厂也展开2nm工艺的又涨试产活动，进一步加速其先进制程技术的台积布局。

台积电在芯片制造领域的领先地位得益于其持续的技术创新和严格的品质控制。通常，代工厂要实现芯片的大规模量产，需要达到70%甚至更高的良率。而台积电在2nm工艺上的初步成果显示，其在正式量产前有足够的时间来优化工艺，提升良率至量产标准。

随着2nm时代的逼近，芯片制造的成本也显著上升。据知情人士透露，台积电2nm晶圆的价格已经突破了3万美元大关，相较于目前3nm晶圆1.85万至2万美元的价格区间，涨幅显著。然而，值得注意的是，台积电的实际报价会根据具体客户、订单量以及市场情况有所调整，3万美元仅为一个大致的参考价位。

回顾历史，自2004年台积电推出90nm芯片以来，其晶圆报价就随着制程技术的不断进步而逐步攀升。到2016年，当制程技术演进至10nm时，报价已经显著增加至6000美元。进入7nm、5nm制程世代后，报价更是突破了万元大关，其中5nm工艺的价格高达16000美元。并且，这些价格还未计入台积电后续可能的价格调整。

这一趋势也在市场层面得到了反映。今年10月份，高通、联发科等芯片巨头纷纷将其旗舰产品转向3nm工艺制程，随之而来的则是相关终端产品的价格上涨。半导体业内人士分析认为，由于先进制程技术的成本居高不下，芯片厂商面临巨大的成本压力，这些成本最终很可能会转嫁给下游客户或终端消费者。

在2nm制程节点上，台积电更是实现了技术上的重大突破。首次采用了Gate-all-around FETs晶体管技术，这一创新不仅提升了芯片的性能和功耗表现，还为芯片设计人员提供了更加灵活的标准元件选择。通过搭配NanoFlex技术，N2工艺在相同功率下可以实现10%到15%的性能提升，或者在相同频率下降低25%到30%的功耗，同时晶体管密度也提升了15%。这些技术优势使得台积电在2nm制程领域的竞争力进一步增强。